易灵思的时钟网络问题

科创之家 2024-06-22

我们以T20F256为例来做一个实验。 我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。 Unrouted pins driving inputs of clock muxCLKMUX_R:PLL_TR0.CLKOUT2,PLL_TR0.CLKOUT1. 在T20中有16个全局时钟网络GC...