SRAM芯片为什么还没被取代？从6T结构原理到先进工艺下的缩放困境

在AI芯片普遍把带宽挂在嘴边的今天，SRAM反而成了那个"说不清又绕不开"的角色。它是最老牌的存储器之一，也是当前AI加速器中真正的性能主力；可另一方面，几乎所有先进工艺的技术分享里都会提到同一句话——SRAM缩不动了。下面来详细为大家介绍一下SRAM的结构原理是什么，到底遇到了什么瓶颈，业界在用什么办法绕，以及作为工程师或采购，选型时真正要看的是哪几个参数。

一、6T单元：SRAM"静态"二字的来历

SRAM的基本存储单元由六个晶体管构成（简称6T）：四个晶体管组成两个交叉耦合的反相器，形成双稳态锁存结构，另外两个作为存取管控制读写。只要不掉电，这个双稳态电路就能一直保持"0"或"1"，既不需要像DRAM那样给电容补充电荷，也不存在刷新周期。这就是"静态（Static）"的含义，也是它一切特性的源头。

相比之下，DRAM采用单晶体管+单电容（1T1C）结构，成本更低、密度更高，但电容会因电荷泄漏而需要定期刷新，温度上升时甚至要进入自刷新。所以过去六十多年里，凡是把低延迟和可靠性排在第一位的应用，首选存储器一直是SRAM，而不是更便宜的DRAM。SRAM和DRAM一样都是易失性存储器，掉电即丢失数据。真正的掉电保持要靠Flash、EEPROM，或者MRAM这类非易失介质。

二、先进工艺下的三道坎

第一道坎是缩放停摆。传统工艺缩放中，栅极长度与栅极氧化层厚度一起缩小，带来性能提升和对短沟道效应的更好控制，更薄的氧化层也让SRAM能在更低VDD下工作，这对降低漏电和动态功耗都有利。但在近年的工艺节点迁移中，氧化层厚度和VDD几乎不再进一步缩小，SRAM能拿到的收益大幅减少。事实上，早在20nm时代，SRAM就已经无法与逻辑电路同步缩放。

第二道坎是互连寄生。晶体管几何尺寸收缩的同时，金属互连变得更薄，寄生电阻上升，直接表现为功率损耗增加和RC延迟变大。当AI设计对片上存储访问的要求越来越高，而SRAM在每个新节点上的功耗不降反升，这个问题就被放大了。

第三道坎是可靠性。单元尺寸缩小意味着存储节点电荷裕量变小，软错误率上升，因此纠错（ECC）很可能从"可选项"变成"普遍要求"，汽车电子尤其如此。后果是连锁的：如果片上SRAM容量喂不饱处理器内核，内核就不得不从更远的地方搬数据；在SRAM与DRAM之间搬运数据需要额外功耗，从DRAM取数的延迟又更长，性能随之下降。把cache放到片外则更糟——处理器表现会明显下滑。

三、业界的四条突围路径

其一，把SRAM叠起来。AMD的3D V-Cache是典型方案：把单独一颗芯片上的额外SRAM缓存堆叠在处理器顶部，直接增加内核可用的缓存容量。代价是额外的芯片成本，换来的是实打实的容量。与之配合的是多级缓存策略——每个内核拥有私有的L1/L2，再共享一个更大的末级缓存（LLC），让容量在所有内核间动态调剂。

其二，用chiplet做工艺分层。既然SRAM在先进节点上收益递减，那就把先进工艺留给逻辑，把SRAM放在成本更优、良率更高的成熟节点上制造，再通过多芯片集成封装到一起。这一思路与整个"集成革命"同频：从DRAM到SRAM再到NVM，各类存储器本来就倾向于在不同节点上制造。要支撑这种多芯片系统，UCIe、CXL这类高速互连协议就成了关键基础设施。

其三，换介质。MRAM和ReRAM是呼声最高的候选者。它们的单元面积约为SRAM的三分之一，计入外围电路后整体尺寸约为SRAM的一半，密度优势明显；但写入速度仍远慢于SRAM，所以更适合替代对写入延迟不敏感的场景，而不是直接顶替cache。Winbond的CUBE方案则走了另一条路：以DRAM为存储单元并通过通孔做3D堆叠，用密度去够三级缓存的位置，该方案当时处于原型阶段。

其四，改架构。系统技术协同优化（STCO）的思路是：某些应用本就不需要复杂的缓存层次，比如AI训练中训练数据通常只使用一次，若软件和架构能利用这种一次性数据移动特征，就有机会绕过缓存层次结构。

四、分立SRAM芯片选型：该看哪几个参数

上面讨论的都是片上嵌入式SRAM。而工程师在BOM里真正要下单的，往往是分立SRAM芯片——用于MCU/FPGA外扩、工控主控、电力与电表、医疗仪器、网络设备、金融终端、通信基站等场景。这部分需求并不跟着先进工艺节点走，反而受益于成熟工艺的成本与供货稳定性。

分立SRAM按接口分为异步SRAM（Async，靠片选与读写信号控制，时序简单、易集成）和同步SRAM（含ZBT、DDR型，配合时钟突发传输）；按总线又分为并行型与串行型（SPI/QPI，引脚少、占板面积小）。

选型时建议按六个要素逐项对位：

五、供应链视角：为什么SRAM芯片要做双源

分立SRAM是个典型的"用量不大、缺一颗就停线"的品类。近年来异步SRAM的交期与价格波动，逼着不少工程师在BOM定型之后重新找料，也因此把"双源"从采购策略提升为设计约束。在这个背景下，国产替代的窗口是真实存在的。以异步SRAM为例，国内厂商已能提供面向ISSI IS62WV系列做对位的产品线——例如在128K×16、256K×16、512K×16等×16低功耗档位上，封装形式（44-TSOP2、48-BGA）与引脚定义可对位，工业级-40~85℃温度范围覆盖，可在不改板的前提下直接进入上板验证环节。伟凌创芯的EMI-SRAM即属此类产品线，常备库存并支持样品申请。需要说明的是，pin-to-pin不是一句口号，容量、位宽、电压、封装四个要素必须逐项对位，部分型号还存在第二片选（CS2）等封装相关的引脚差异，建议以原厂对位表为准，上板前实测读写时序与待机电流。

审核编辑 黄宇